mplementación en FPGA de un sistema totalmente digital de recuperación de reloj

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Publicado: 2011-12-30
DOI: https://doi.org/10.17163/ings.n6.2011.03
Palabras clave:
Recuperación de la señal de reloj y datos CDR, FPGA, DSP, Sincronización, Recuperación del tiempo

Contenido principal del artículo

Daniel Cárdenas
Germán Arévalo

Resumen

La recuperación de la señal de reloj y de datos CDR es un subsistema importante de cada dispositivo de comunicaciones dado que el receptor debe recuperar la información exacta del reloj del transmisor, misma que está usualmente codificada dentro de la trama de datos entrante. Se han desarrollado algunas técnicas analógicas para CDR basadas en la teoría de PLLs empleando un VCO externo. Sin embargo, en algunas ocasiones la conexión del núcleo digital (FPGA, DSP) con los componentes externos puede resultar complicada. De este modo, el núcleo digital es también utilizado para solventar la tarea de la recuperación de la señal de reloj mediante técnicas totalmente digitales, sin el uso de un VCO externo. El presente artículo describe un subsistema totalmente digital de recuperación de señal de reloj, implementado en un FPGA.

Detalles del artículo

Número
Núm. 6 (2011): julio / diciembre
Sección
Artículo Científico

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Biografía del autor/a

Daniel Cárdenas

PhD en Electrónica, Máster en comunicaciones ópticas, Ingeniero Electrónico, Profesor de la Carrera de Ingeniería Electrónica –UPS- sede Quito

Germán Arévalo

Master en Comunicaciones ópticas, Ingeniero Electrónico, Director de la Carrera de Ingeniería Electrónica –UPS- sede Quito

Referencias

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